From patchwork Mon Jan 16 06:31:34 2017 Content-Type: text/plain; charset="utf-8" MIME-Version: 1.0 Content-Transfer-Encoding: 7bit X-Patchwork-Submitter: Jaehoon Chung X-Patchwork-Id: 9518083 X-Patchwork-Delegate: bhelgaas@google.com Return-Path: Received: from mail.wl.linuxfoundation.org (pdx-wl-mail.web.codeaurora.org [172.30.200.125]) by pdx-korg-patchwork.web.codeaurora.org (Postfix) with ESMTP id 6D9FA60210 for ; Mon, 16 Jan 2017 06:31:56 +0000 (UTC) Received: from mail.wl.linuxfoundation.org (localhost [127.0.0.1]) by mail.wl.linuxfoundation.org (Postfix) with ESMTP id 209E628324 for ; Mon, 16 Jan 2017 06:31:56 +0000 (UTC) Received: by mail.wl.linuxfoundation.org (Postfix, from userid 486) id 155382835B; Mon, 16 Jan 2017 06:31:56 +0000 (UTC) X-Spam-Checker-Version: SpamAssassin 3.3.1 (2010-03-16) on pdx-wl-mail.web.codeaurora.org X-Spam-Level: X-Spam-Status: No, score=-6.9 required=2.0 tests=BAYES_00,RCVD_IN_DNSWL_HI autolearn=ham version=3.3.1 Received: from vger.kernel.org (vger.kernel.org [209.132.180.67]) by mail.wl.linuxfoundation.org (Postfix) with ESMTP id BF30828324 for ; Mon, 16 Jan 2017 06:31:54 +0000 (UTC) Received: (majordomo@vger.kernel.org) by vger.kernel.org via listexpand id S1751311AbdAPGbv (ORCPT ); Mon, 16 Jan 2017 01:31:51 -0500 Received: from mailout2.samsung.com ([203.254.224.25]:42378 "EHLO mailout2.samsung.com" rhost-flags-OK-OK-OK-OK) by vger.kernel.org with ESMTP id S1750897AbdAPGbo (ORCPT ); Mon, 16 Jan 2017 01:31:44 -0500 Received: from epcas1p3.samsung.com (unknown [182.195.41.47]) by mailout2.samsung.com (Oracle Communications Messaging Server 7.0.5.31.0 64bit (built May 5 2014)) with ESMTP id <0OJV01HMH0ST8T20@mailout2.samsung.com>; Mon, 16 Jan 2017 15:31:41 +0900 (KST) Received: from epsmges1p1.samsung.com (unknown [182.195.40.64]) by epcas1p1.samsung.com (KnoxPortal) with ESMTP id 20170116063141epcas1p13dea9cfcab818c1d6105879907354af4~aLNCOreZD2293822938epcas1p1C; Mon, 16 Jan 2017 06:31:41 +0000 (GMT) Received: from epcas1p3.samsung.com ( [182.195.41.47]) by epsmges1p1.samsung.com (Symantec Messaging Gateway) with SMTP id A6.95.08225.DC86C785; Mon, 16 Jan 2017 15:31:41 +0900 (KST) Received: from epcpsbgm1new.samsung.com (u26.gpu120.samsung.co.kr [203.254.230.26]) by epcas1p3.samsung.com (KnoxPortal) with ESMTP id 20170116063141epcas1p3defd18e3c6440d3e55adadd86c920a41~aLNB3buW72509225092epcas1p3H; Mon, 16 Jan 2017 06:31:41 +0000 (GMT) X-AuditID: b6c32a35-f79956d000002021-05-587c68cd346e Received: from epmmp2 ( [203.254.227.17]) by epcpsbgm1new.samsung.com (EPCPMTA) with SMTP id 09.B5.08931.CC86C785; Mon, 16 Jan 2017 15:31:40 +0900 (KST) Received: from localhost.localdomain ([10.113.62.216]) by mmp2.samsung.com (Oracle Communications Messaging Server 7.0.5.31.0 64bit (built May 5 2014)) with ESMTPA id <0OJV00DGH0SSQ5A0@mmp2.samsung.com>; Mon, 16 Jan 2017 15:31:40 +0900 (KST) From: Jaehoon Chung To: linux-pci@vger.kernel.org Cc: bhelgaas@google.com, krzk@kernel.org, linux-kernel@vger.kernel.org, jingoohan1@gmail.com, javier@osg.samsung.com, kgene@kernel.org, linux-samsung-soc@vger.kernel.org, cpgs@samsung.com, Jaehoon Chung Subject: [PATCH V3 1/5] PCI: exynos: Rename all pointer names from "exynos_pcie" to "ep" Date: Mon, 16 Jan 2017 15:31:34 +0900 Message-id: <20170116063138.25805-2-jh80.chung@samsung.com> X-Mailer: git-send-email 2.10.2 In-reply-to: <20170116063138.25805-1-jh80.chung@samsung.com> X-Brightmail-Tracker: H4sIAAAAAAAAA+NgFrrKKsWRmVeSWpSXmKPExsWy7bCmvu7ZjJoIg44J4hZLmjIsXh7StHjz dg2TxY1fbawWK77MZLfof/ya2eL8+Q3sFpd3zWGzODvvOJvFjPP7mBy4PHbOusvusWBTqcem VZ1sHlv6gby+LasYPT5vkgtgi0q1yUhNTEktUkjNS85PycxLt1XyDo53jjc1MzDUNbS0MFdS yEvMTbVVcvEJ0HXLzAG6S0mhLDGnFCgUkFhcrKRvZ1OUX1qSqpCRX1xiqxRtaGikZ2hgrmdk ZKRnYhxrZWQKVJKQmjHr1G+Wgk0HGCsWd55laWA8u4Sxi5GTQ0LARGLPozusELaYxIV769m6 GLk4hAR2MEp82/uMHcJpZ5JYteYKC0zHxPsvmSAScxglHk4+yALh/GCU2LfyNhNIFZuAjsT2 b8fBbBEBWYmPl/eAzWUWeMko8bP5OdBcDg5hgSiJI/cqQGpYBFQldt9ZwAZi8wpYSzyae4Ed Ypu8xMLzR8DmcArYSEw+sJwZZI6EQD+7xP4fN5lA5kgALdh0gBmi3kXi9ompUJcKS7w6vgVq jrTEqn+3mCB6uxkl/n3ZyAbh9DBK3Nq6mgmiylji/oN7YJOYBfgk3n3tYYVYwCvR0SYEUeIh sefZH2jgOUq8PbSHGeL7fkaJQ7ffsE5glFnAyLCKUSy1oDg3PbXYsMBQrzgxt7g0L10vOT93 EyM4SWmZ7mCccs7nEKMAB6MSD++CHdURQqyJZcWVuYcYJTiYlUR4J6bURAjxpiRWVqUW5ccX leakFh9iNAUG1ERmKdHkfGACzSuJNzQxMzQxMjE0NDcyMFIS513caB0hJJCeWJKanZpakFoE 08fEwSnVwLhuUXSrgtYOEd+PN8Pfh3KGiR6NmPnNzqzj7K+Ej2xnw34d3fP9bCjjc17RO5cL 0sOUb73+/o0zLcnXf9+VZfF6PjMOvgxak7vF/YligI9nZk1u5935DJMnMJ0wFFy1ek0D472n /d+P2NjZKLM+uXFeRqoouOm/X6G3xZljbQkLtv33lfzi5qzEUpyRaKjFXFScCAC2uGH6aAMA AA== X-Brightmail-Tracker: H4sIAAAAAAAAA+NgFmpgkeLIzCtJLcpLzFFi42I5/e+xoO6ZjJoIg0vnbSyWNGVYvDykafHm 7Romixu/2lgtVnyZyW7R//g1s8X58xvYLS7vmsNmcXbecTaLGef3MTlweeycdZfdY8GmUo9N qzrZPLb0A3l9W1YxenzeJBfAFuVmk5GamJJapJCal5yfkpmXbqsUGuKma6GkkJeYm2qrFKHr GxKkpFCWmFMK5BkZoAEH5wD3YCV9uwS3jFmnfrMUbDrAWLG48yxLA+PZJYxdjJwcEgImEhPv v2SCsMUkLtxbz9bFyMUhJDCLUWLtx6OsEM4PRonVbR9ZQKrYBHQktn87DtYhIiAr8fHyHrAO ZoGXjBId5z8AFXFwCAtESRy5VwFSwyKgKrH7zgI2EJtXwFri0dwL7BDb5CUWnj8CNodTwEZi 8oHlzCC2EFDN7q7zTBMYeRcwMqxilEgtSC4oTkrPNcxLLdcrTswtLs1L10vOz93ECA79Z1I7 GA/ucj/EKMDBqMTDu2BHdYQQa2JZcWXuIUYJDmYlEd6JKTURQrwpiZVVqUX58UWlOanFhxhN gQ6byCwlmpwPjMu8knhDE3MTc2MDC3NLSxMjJXHextnPwoUE0hNLUrNTUwtSi2D6mDg4pRoY 08rNE07GbvJKME4LkvVf9zs7ZbbYvwbrr8sXvJpnsTJc0HOyidgGxobHNxboVhk8sarzmlgv 8Wvb1ksny95lLLJZFbHg9ZH3Z/918d/21zVKbep3+Vha39kcMZvn/85bxnO/WK6/O/9iItfX 9n215XLCUqcO3Dp8+Nq0D8cjezwn7HNQ3yjKqsRSnJFoqMVcVJwIAJFhlviTAgAA X-MTR: 20000000000000000@CPGS X-CMS-MailID: 20170116063141epcas1p3defd18e3c6440d3e55adadd86c920a41 X-Msg-Generator: CA X-Sender-IP: 203.254.230.26 X-Local-Sender: =?UTF-8?B?7KCV7J6s7ZuIG1RpemVuIFBsYXRmb3JtIExhYihTL1fshLw=?= =?UTF-8?B?7YSwKRvsgrzshLHsoITsnpAbUzUo7LGF7J6EKS/ssYXsnoQ=?= X-Global-Sender: =?UTF-8?B?SmFlaG9vbiBDaHVuZxtUaXplbiBQbGF0Zm9ybSBMYWIuG1Nh?= =?UTF-8?B?bXN1bmcgRWxlY3Ryb25pY3MbUzUvU2VuaW9yIEVuZ2luZWVy?= X-Sender-Code: =?UTF-8?B?QzEwG1NUQUYbQzEwVjgxMTE=?= CMS-TYPE: 101P DLP-Filter: Pass X-CFilter-Loop: Reflected X-HopCount: 7 X-CMS-RootMailID: 20170116063141epcas1p3defd18e3c6440d3e55adadd86c920a41 X-RootMTR: 20170116063141epcas1p3defd18e3c6440d3e55adadd86c920a41 References: <20170116063138.25805-1-jh80.chung@samsung.com> Sender: linux-pci-owner@vger.kernel.org Precedence: bulk List-ID: X-Mailing-List: linux-pci@vger.kernel.org X-Virus-Scanned: ClamAV using ClamSMTP Rename the simple pointer name as "ep" instead of "exynos_pcie". After applying this patch, it can save the 10 characthers within one line. Signed-off-by: Jaehoon Chung Reviewed-by: Pankaj Dubey Acked-by: Krzysztof Kozlowski --- Changelog on V3: - Split from previous [PATCH V2 1/4] "PCI: exynos: replace to one register accessor from each accessors" Changelog on V2: - Changes the all pointer names as "ep" instead of "exynos_pcie" drivers/pci/host/pci-exynos.c | 348 +++++++++++++++++++++--------------------- 1 file changed, 173 insertions(+), 175 deletions(-) diff --git a/drivers/pci/host/pci-exynos.c b/drivers/pci/host/pci-exynos.c index f1c544b..2e99ff5 100644 --- a/drivers/pci/host/pci-exynos.c +++ b/drivers/pci/host/pci-exynos.c @@ -102,212 +102,210 @@ struct exynos_pcie { #define PCIE_PHY_TRSV3_PD_TSV (0x1 << 7) #define PCIE_PHY_TRSV3_LVCC 0x31c -static void exynos_elb_writel(struct exynos_pcie *exynos_pcie, u32 val, u32 reg) +static void exynos_elb_writel(struct exynos_pcie *ep, u32 val, u32 reg) { - writel(val, exynos_pcie->elbi_base + reg); + writel(val, ep->elbi_base + reg); } -static u32 exynos_elb_readl(struct exynos_pcie *exynos_pcie, u32 reg) +static u32 exynos_elb_readl(struct exynos_pcie *ep, u32 reg) { - return readl(exynos_pcie->elbi_base + reg); + return readl(ep->elbi_base + reg); } -static void exynos_phy_writel(struct exynos_pcie *exynos_pcie, u32 val, u32 reg) +static void exynos_phy_writel(struct exynos_pcie *ep, u32 val, u32 reg) { - writel(val, exynos_pcie->phy_base + reg); + writel(val, ep->phy_base + reg); } -static u32 exynos_phy_readl(struct exynos_pcie *exynos_pcie, u32 reg) +static u32 exynos_phy_readl(struct exynos_pcie *ep, u32 reg) { - return readl(exynos_pcie->phy_base + reg); + return readl(ep->phy_base + reg); } -static void exynos_blk_writel(struct exynos_pcie *exynos_pcie, u32 val, u32 reg) +static void exynos_blk_writel(struct exynos_pcie *ep, u32 val, u32 reg) { - writel(val, exynos_pcie->block_base + reg); + writel(val, ep->block_base + reg); } -static u32 exynos_blk_readl(struct exynos_pcie *exynos_pcie, u32 reg) +static u32 exynos_blk_readl(struct exynos_pcie *ep, u32 reg) { - return readl(exynos_pcie->block_base + reg); + return readl(ep->block_base + reg); } -static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *exynos_pcie, - bool on) +static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *ep, bool on) { u32 val; if (on) { - val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC); + val = exynos_elb_readl(ep, PCIE_ELBI_SLV_AWMISC); val |= PCIE_ELBI_SLV_DBI_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC); + exynos_elb_writel(ep, val, PCIE_ELBI_SLV_AWMISC); } else { - val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC); + val = exynos_elb_readl(ep, PCIE_ELBI_SLV_AWMISC); val &= ~PCIE_ELBI_SLV_DBI_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC); + exynos_elb_writel(ep, val, PCIE_ELBI_SLV_AWMISC); } } -static void exynos_pcie_sideband_dbi_r_mode(struct exynos_pcie *exynos_pcie, - bool on) +static void exynos_pcie_sideband_dbi_r_mode(struct exynos_pcie *ep, bool on) { u32 val; if (on) { - val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC); + val = exynos_elb_readl(ep, PCIE_ELBI_SLV_ARMISC); val |= PCIE_ELBI_SLV_DBI_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC); + exynos_elb_writel(ep, val, PCIE_ELBI_SLV_ARMISC); } else { - val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC); + val = exynos_elb_readl(ep, PCIE_ELBI_SLV_ARMISC); val &= ~PCIE_ELBI_SLV_DBI_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC); + exynos_elb_writel(ep, val, PCIE_ELBI_SLV_ARMISC); } } -static void exynos_pcie_assert_core_reset(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_assert_core_reset(struct exynos_pcie *ep) { u32 val; - val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET); + val = exynos_elb_readl(ep, PCIE_CORE_RESET); val &= ~PCIE_CORE_RESET_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET); - exynos_elb_writel(exynos_pcie, 0, PCIE_PWR_RESET); - exynos_elb_writel(exynos_pcie, 0, PCIE_STICKY_RESET); - exynos_elb_writel(exynos_pcie, 0, PCIE_NONSTICKY_RESET); + exynos_elb_writel(ep, val, PCIE_CORE_RESET); + exynos_elb_writel(ep, 0, PCIE_PWR_RESET); + exynos_elb_writel(ep, 0, PCIE_STICKY_RESET); + exynos_elb_writel(ep, 0, PCIE_NONSTICKY_RESET); } -static void exynos_pcie_deassert_core_reset(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_deassert_core_reset(struct exynos_pcie *ep) { u32 val; - val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET); + val = exynos_elb_readl(ep, PCIE_CORE_RESET); val |= PCIE_CORE_RESET_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET); - exynos_elb_writel(exynos_pcie, 1, PCIE_STICKY_RESET); - exynos_elb_writel(exynos_pcie, 1, PCIE_NONSTICKY_RESET); - exynos_elb_writel(exynos_pcie, 1, PCIE_APP_INIT_RESET); - exynos_elb_writel(exynos_pcie, 0, PCIE_APP_INIT_RESET); - exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_MAC_RESET); + exynos_elb_writel(ep, val, PCIE_CORE_RESET); + exynos_elb_writel(ep, 1, PCIE_STICKY_RESET); + exynos_elb_writel(ep, 1, PCIE_NONSTICKY_RESET); + exynos_elb_writel(ep, 1, PCIE_APP_INIT_RESET); + exynos_elb_writel(ep, 0, PCIE_APP_INIT_RESET); + exynos_blk_writel(ep, 1, PCIE_PHY_MAC_RESET); } -static void exynos_pcie_assert_phy_reset(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_assert_phy_reset(struct exynos_pcie *ep) { - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_MAC_RESET); - exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_GLOBAL_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_MAC_RESET); + exynos_blk_writel(ep, 1, PCIE_PHY_GLOBAL_RESET); } -static void exynos_pcie_deassert_phy_reset(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_deassert_phy_reset(struct exynos_pcie *ep) { - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_GLOBAL_RESET); - exynos_elb_writel(exynos_pcie, 1, PCIE_PWR_RESET); - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET); - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_CMN_REG); - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSVREG_RESET); - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSV_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_GLOBAL_RESET); + exynos_elb_writel(ep, 1, PCIE_PWR_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_COMMON_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_CMN_REG); + exynos_blk_writel(ep, 0, PCIE_PHY_TRSVREG_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_TRSV_RESET); } -static void exynos_pcie_power_on_phy(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_power_on_phy(struct exynos_pcie *ep) { u32 val; - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_COMMON_POWER); val &= ~PCIE_PHY_COMMON_PD_CMN; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_COMMON_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV0_POWER); val &= ~PCIE_PHY_TRSV0_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV0_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV1_POWER); val &= ~PCIE_PHY_TRSV1_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV1_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV2_POWER); val &= ~PCIE_PHY_TRSV2_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV2_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV3_POWER); val &= ~PCIE_PHY_TRSV3_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV3_POWER); } -static void exynos_pcie_power_off_phy(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_power_off_phy(struct exynos_pcie *ep) { u32 val; - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_COMMON_POWER); val |= PCIE_PHY_COMMON_PD_CMN; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_COMMON_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV0_POWER); val |= PCIE_PHY_TRSV0_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV0_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV1_POWER); val |= PCIE_PHY_TRSV1_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV1_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV2_POWER); val |= PCIE_PHY_TRSV2_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV2_POWER); - val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER); + val = exynos_phy_readl(ep, PCIE_PHY_TRSV3_POWER); val |= PCIE_PHY_TRSV3_PD_TSV; - exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER); + exynos_phy_writel(ep, val, PCIE_PHY_TRSV3_POWER); } -static void exynos_pcie_init_phy(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_init_phy(struct exynos_pcie *ep) { /* DCC feedback control off */ - exynos_phy_writel(exynos_pcie, 0x29, PCIE_PHY_DCC_FEEDBACK); + exynos_phy_writel(ep, 0x29, PCIE_PHY_DCC_FEEDBACK); /* set TX/RX impedance */ - exynos_phy_writel(exynos_pcie, 0xd5, PCIE_PHY_IMPEDANCE); + exynos_phy_writel(ep, 0xd5, PCIE_PHY_IMPEDANCE); /* set 50Mhz PHY clock */ - exynos_phy_writel(exynos_pcie, 0x14, PCIE_PHY_PLL_DIV_0); - exynos_phy_writel(exynos_pcie, 0x12, PCIE_PHY_PLL_DIV_1); + exynos_phy_writel(ep, 0x14, PCIE_PHY_PLL_DIV_0); + exynos_phy_writel(ep, 0x12, PCIE_PHY_PLL_DIV_1); /* set TX Differential output for lane 0 */ - exynos_phy_writel(exynos_pcie, 0x7f, PCIE_PHY_TRSV0_DRV_LVL); + exynos_phy_writel(ep, 0x7f, PCIE_PHY_TRSV0_DRV_LVL); /* set TX Pre-emphasis Level Control for lane 0 to minimum */ - exynos_phy_writel(exynos_pcie, 0x0, PCIE_PHY_TRSV0_EMP_LVL); + exynos_phy_writel(ep, 0x0, PCIE_PHY_TRSV0_EMP_LVL); /* set RX clock and data recovery bandwidth */ - exynos_phy_writel(exynos_pcie, 0xe7, PCIE_PHY_PLL_BIAS); - exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV0_RXCDR); - exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV1_RXCDR); - exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV2_RXCDR); - exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV3_RXCDR); + exynos_phy_writel(ep, 0xe7, PCIE_PHY_PLL_BIAS); + exynos_phy_writel(ep, 0x82, PCIE_PHY_TRSV0_RXCDR); + exynos_phy_writel(ep, 0x82, PCIE_PHY_TRSV1_RXCDR); + exynos_phy_writel(ep, 0x82, PCIE_PHY_TRSV2_RXCDR); + exynos_phy_writel(ep, 0x82, PCIE_PHY_TRSV3_RXCDR); /* change TX Pre-emphasis Level Control for lanes */ - exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV0_EMP_LVL); - exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV1_EMP_LVL); - exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV2_EMP_LVL); - exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV3_EMP_LVL); + exynos_phy_writel(ep, 0x39, PCIE_PHY_TRSV0_EMP_LVL); + exynos_phy_writel(ep, 0x39, PCIE_PHY_TRSV1_EMP_LVL); + exynos_phy_writel(ep, 0x39, PCIE_PHY_TRSV2_EMP_LVL); + exynos_phy_writel(ep, 0x39, PCIE_PHY_TRSV3_EMP_LVL); /* set LVCC */ - exynos_phy_writel(exynos_pcie, 0x20, PCIE_PHY_TRSV0_LVCC); - exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV1_LVCC); - exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV2_LVCC); - exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV3_LVCC); + exynos_phy_writel(ep, 0x20, PCIE_PHY_TRSV0_LVCC); + exynos_phy_writel(ep, 0xa0, PCIE_PHY_TRSV1_LVCC); + exynos_phy_writel(ep, 0xa0, PCIE_PHY_TRSV2_LVCC); + exynos_phy_writel(ep, 0xa0, PCIE_PHY_TRSV3_LVCC); } -static void exynos_pcie_assert_reset(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_assert_reset(struct exynos_pcie *ep) { - struct pcie_port *pp = &exynos_pcie->pp; + struct pcie_port *pp = &ep->pp; struct device *dev = pp->dev; - if (exynos_pcie->reset_gpio >= 0) - devm_gpio_request_one(dev, exynos_pcie->reset_gpio, + if (ep->reset_gpio >= 0) + devm_gpio_request_one(dev, ep->reset_gpio, GPIOF_OUT_INIT_HIGH, "RESET"); } -static int exynos_pcie_establish_link(struct exynos_pcie *exynos_pcie) +static int exynos_pcie_establish_link(struct exynos_pcie *ep) { - struct pcie_port *pp = &exynos_pcie->pp; + struct pcie_port *pp = &ep->pp; struct device *dev = pp->dev; u32 val; @@ -316,142 +314,142 @@ static int exynos_pcie_establish_link(struct exynos_pcie *exynos_pcie) return 0; } - exynos_pcie_assert_core_reset(exynos_pcie); - exynos_pcie_assert_phy_reset(exynos_pcie); - exynos_pcie_deassert_phy_reset(exynos_pcie); - exynos_pcie_power_on_phy(exynos_pcie); - exynos_pcie_init_phy(exynos_pcie); + exynos_pcie_assert_core_reset(ep); + exynos_pcie_assert_phy_reset(ep); + exynos_pcie_deassert_phy_reset(ep); + exynos_pcie_power_on_phy(ep); + exynos_pcie_init_phy(ep); /* pulse for common reset */ - exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_COMMON_RESET); + exynos_blk_writel(ep, 1, PCIE_PHY_COMMON_RESET); udelay(500); - exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET); + exynos_blk_writel(ep, 0, PCIE_PHY_COMMON_RESET); - exynos_pcie_deassert_core_reset(exynos_pcie); + exynos_pcie_deassert_core_reset(ep); dw_pcie_setup_rc(pp); - exynos_pcie_assert_reset(exynos_pcie); + exynos_pcie_assert_reset(ep); /* assert LTSSM enable */ - exynos_elb_writel(exynos_pcie, PCIE_ELBI_LTSSM_ENABLE, + exynos_elb_writel(ep, PCIE_ELBI_LTSSM_ENABLE, PCIE_APP_LTSSM_ENABLE); /* check if the link is up or not */ if (!dw_pcie_wait_for_link(pp)) return 0; - while (exynos_phy_readl(exynos_pcie, PCIE_PHY_PLL_LOCKED) == 0) { - val = exynos_blk_readl(exynos_pcie, PCIE_PHY_PLL_LOCKED); + while (exynos_phy_readl(ep, PCIE_PHY_PLL_LOCKED) == 0) { + val = exynos_blk_readl(ep, PCIE_PHY_PLL_LOCKED); dev_info(dev, "PLL Locked: 0x%x\n", val); } - exynos_pcie_power_off_phy(exynos_pcie); + exynos_pcie_power_off_phy(ep); return -ETIMEDOUT; } -static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *ep) { u32 val; - val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE); - exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE); + val = exynos_elb_readl(ep, PCIE_IRQ_PULSE); + exynos_elb_writel(ep, val, PCIE_IRQ_PULSE); } -static void exynos_pcie_enable_irq_pulse(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_enable_irq_pulse(struct exynos_pcie *ep) { u32 val; /* enable INTX interrupt */ val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT | IRQ_INTC_ASSERT | IRQ_INTD_ASSERT; - exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_PULSE); + exynos_elb_writel(ep, val, PCIE_IRQ_EN_PULSE); } static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg) { - struct exynos_pcie *exynos_pcie = arg; + struct exynos_pcie *ep = arg; - exynos_pcie_clear_irq_pulse(exynos_pcie); + exynos_pcie_clear_irq_pulse(ep); return IRQ_HANDLED; } static irqreturn_t exynos_pcie_msi_irq_handler(int irq, void *arg) { - struct exynos_pcie *exynos_pcie = arg; - struct pcie_port *pp = &exynos_pcie->pp; + struct exynos_pcie *ep = arg; + struct pcie_port *pp = &ep->pp; return dw_handle_msi_irq(pp); } -static void exynos_pcie_msi_init(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_msi_init(struct exynos_pcie *ep) { - struct pcie_port *pp = &exynos_pcie->pp; + struct pcie_port *pp = &ep->pp; u32 val; dw_pcie_msi_init(pp); /* enable MSI interrupt */ - val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL); + val = exynos_elb_readl(ep, PCIE_IRQ_EN_LEVEL); val |= IRQ_MSI_ENABLE; - exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL); + exynos_elb_writel(ep, val, PCIE_IRQ_EN_LEVEL); } -static void exynos_pcie_enable_interrupts(struct exynos_pcie *exynos_pcie) +static void exynos_pcie_enable_interrupts(struct exynos_pcie *ep) { - exynos_pcie_enable_irq_pulse(exynos_pcie); + exynos_pcie_enable_irq_pulse(ep); if (IS_ENABLED(CONFIG_PCI_MSI)) - exynos_pcie_msi_init(exynos_pcie); + exynos_pcie_msi_init(ep); } static u32 exynos_pcie_readl_rc(struct pcie_port *pp, u32 reg) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); u32 val; - exynos_pcie_sideband_dbi_r_mode(exynos_pcie, true); + exynos_pcie_sideband_dbi_r_mode(ep, true); val = readl(pp->dbi_base + reg); - exynos_pcie_sideband_dbi_r_mode(exynos_pcie, false); + exynos_pcie_sideband_dbi_r_mode(ep, false); return val; } static void exynos_pcie_writel_rc(struct pcie_port *pp, u32 reg, u32 val) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); - exynos_pcie_sideband_dbi_w_mode(exynos_pcie, true); + exynos_pcie_sideband_dbi_w_mode(ep, true); writel(val, pp->dbi_base + reg); - exynos_pcie_sideband_dbi_w_mode(exynos_pcie, false); + exynos_pcie_sideband_dbi_w_mode(ep, false); } static int exynos_pcie_rd_own_conf(struct pcie_port *pp, int where, int size, u32 *val) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); int ret; - exynos_pcie_sideband_dbi_r_mode(exynos_pcie, true); + exynos_pcie_sideband_dbi_r_mode(ep, true); ret = dw_pcie_cfg_read(pp->dbi_base + where, size, val); - exynos_pcie_sideband_dbi_r_mode(exynos_pcie, false); + exynos_pcie_sideband_dbi_r_mode(ep, false); return ret; } static int exynos_pcie_wr_own_conf(struct pcie_port *pp, int where, int size, u32 val) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); int ret; - exynos_pcie_sideband_dbi_w_mode(exynos_pcie, true); + exynos_pcie_sideband_dbi_w_mode(ep, true); ret = dw_pcie_cfg_write(pp->dbi_base + where, size, val); - exynos_pcie_sideband_dbi_w_mode(exynos_pcie, false); + exynos_pcie_sideband_dbi_w_mode(ep, false); return ret; } static int exynos_pcie_link_up(struct pcie_port *pp) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); u32 val; - val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_RDLH_LINKUP); + val = exynos_elb_readl(ep, PCIE_ELBI_RDLH_LINKUP); if (val == PCIE_ELBI_LTSSM_ENABLE) return 1; @@ -460,10 +458,10 @@ static int exynos_pcie_link_up(struct pcie_port *pp) static void exynos_pcie_host_init(struct pcie_port *pp) { - struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp); + struct exynos_pcie *ep = to_exynos_pcie(pp); - exynos_pcie_establish_link(exynos_pcie); - exynos_pcie_enable_interrupts(exynos_pcie); + exynos_pcie_establish_link(ep); + exynos_pcie_enable_interrupts(ep); } static struct pcie_host_ops exynos_pcie_host_ops = { @@ -475,10 +473,10 @@ static struct pcie_host_ops exynos_pcie_host_ops = { .host_init = exynos_pcie_host_init, }; -static int __init exynos_add_pcie_port(struct exynos_pcie *exynos_pcie, +static int __init exynos_add_pcie_port(struct exynos_pcie *ep, struct platform_device *pdev) { - struct pcie_port *pp = &exynos_pcie->pp; + struct pcie_port *pp = &ep->pp; struct device *dev = pp->dev; int ret; @@ -488,7 +486,7 @@ static int __init exynos_add_pcie_port(struct exynos_pcie *exynos_pcie, return -ENODEV; } ret = devm_request_irq(dev, pp->irq, exynos_pcie_irq_handler, - IRQF_SHARED, "exynos-pcie", exynos_pcie); + IRQF_SHARED, "exynos-pcie", ep); if (ret) { dev_err(dev, "failed to request irq\n"); return ret; @@ -504,7 +502,7 @@ static int __init exynos_add_pcie_port(struct exynos_pcie *exynos_pcie, ret = devm_request_irq(dev, pp->msi_irq, exynos_pcie_msi_irq_handler, IRQF_SHARED | IRQF_NO_THREAD, - "exynos-pcie", exynos_pcie); + "exynos-pcie", ep); if (ret) { dev_err(dev, "failed to request msi irq\n"); return ret; @@ -526,7 +524,7 @@ static int __init exynos_add_pcie_port(struct exynos_pcie *exynos_pcie, static int __init exynos_pcie_probe(struct platform_device *pdev) { struct device *dev = &pdev->dev; - struct exynos_pcie *exynos_pcie; + struct exynos_pcie *ep; struct pcie_port *pp; struct device_node *np = dev->of_node; struct resource *elbi_base; @@ -534,75 +532,75 @@ static int __init exynos_pcie_probe(struct platform_device *pdev) struct resource *block_base; int ret; - exynos_pcie = devm_kzalloc(dev, sizeof(*exynos_pcie), GFP_KERNEL); - if (!exynos_pcie) + ep = devm_kzalloc(dev, sizeof(*ep), GFP_KERNEL); + if (!ep) return -ENOMEM; - pp = &exynos_pcie->pp; + pp = &ep->pp; pp->dev = dev; - exynos_pcie->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0); + ep->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0); - exynos_pcie->clk = devm_clk_get(dev, "pcie"); - if (IS_ERR(exynos_pcie->clk)) { + ep->clk = devm_clk_get(dev, "pcie"); + if (IS_ERR(ep->clk)) { dev_err(dev, "Failed to get pcie rc clock\n"); - return PTR_ERR(exynos_pcie->clk); + return PTR_ERR(ep->clk); } - ret = clk_prepare_enable(exynos_pcie->clk); + ret = clk_prepare_enable(ep->clk); if (ret) return ret; - exynos_pcie->bus_clk = devm_clk_get(dev, "pcie_bus"); - if (IS_ERR(exynos_pcie->bus_clk)) { + ep->bus_clk = devm_clk_get(dev, "pcie_bus"); + if (IS_ERR(ep->bus_clk)) { dev_err(dev, "Failed to get pcie bus clock\n"); - ret = PTR_ERR(exynos_pcie->bus_clk); + ret = PTR_ERR(ep->bus_clk); goto fail_clk; } - ret = clk_prepare_enable(exynos_pcie->bus_clk); + ret = clk_prepare_enable(ep->bus_clk); if (ret) goto fail_clk; elbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0); - exynos_pcie->elbi_base = devm_ioremap_resource(dev, elbi_base); - if (IS_ERR(exynos_pcie->elbi_base)) { - ret = PTR_ERR(exynos_pcie->elbi_base); + ep->elbi_base = devm_ioremap_resource(dev, elbi_base); + if (IS_ERR(ep->elbi_base)) { + ret = PTR_ERR(ep->elbi_base); goto fail_bus_clk; } phy_base = platform_get_resource(pdev, IORESOURCE_MEM, 1); - exynos_pcie->phy_base = devm_ioremap_resource(dev, phy_base); - if (IS_ERR(exynos_pcie->phy_base)) { - ret = PTR_ERR(exynos_pcie->phy_base); + ep->phy_base = devm_ioremap_resource(dev, phy_base); + if (IS_ERR(ep->phy_base)) { + ret = PTR_ERR(ep->phy_base); goto fail_bus_clk; } block_base = platform_get_resource(pdev, IORESOURCE_MEM, 2); - exynos_pcie->block_base = devm_ioremap_resource(dev, block_base); - if (IS_ERR(exynos_pcie->block_base)) { - ret = PTR_ERR(exynos_pcie->block_base); + ep->block_base = devm_ioremap_resource(dev, block_base); + if (IS_ERR(ep->block_base)) { + ret = PTR_ERR(ep->block_base); goto fail_bus_clk; } - ret = exynos_add_pcie_port(exynos_pcie, pdev); + ret = exynos_add_pcie_port(ep, pdev); if (ret < 0) goto fail_bus_clk; - platform_set_drvdata(pdev, exynos_pcie); + platform_set_drvdata(pdev, ep); return 0; fail_bus_clk: - clk_disable_unprepare(exynos_pcie->bus_clk); + clk_disable_unprepare(ep->bus_clk); fail_clk: - clk_disable_unprepare(exynos_pcie->clk); + clk_disable_unprepare(ep->clk); return ret; } static int __exit exynos_pcie_remove(struct platform_device *pdev) { - struct exynos_pcie *exynos_pcie = platform_get_drvdata(pdev); + struct exynos_pcie *ep = platform_get_drvdata(pdev); - clk_disable_unprepare(exynos_pcie->bus_clk); - clk_disable_unprepare(exynos_pcie->clk); + clk_disable_unprepare(ep->bus_clk); + clk_disable_unprepare(ep->clk); return 0; }