| Message ID | 20230313124016.17102-4-enachman@marvell.com (mailing list archive) |
|---|---|
| State | Changes Requested |
| Delegated to: | Krzysztof Wilczyński |
| Headers | show |
| Series | PCI: dwc: Add support for Marvell AC5 SoC | expand |
On Mon, Mar 13, 2023 at 02:40:11PM +0200, Elad Nachman wrote: > From: Yuval Shaia <yshaia@marvell.com> > > AC5 requires different handling for MSI as with armada8k. > Fix it by: > > 1. Enabling the relevant bits in init phase > 2. Dispatch virtual IRQ handlers when MSI interrupts are received > > Also enable/disable PCIE_APP_LTSSM for AC5. > > Signed-off-by: Yuval Shaia <yshaia@marvell.com> > Signed-off-by: Vadym Kochan <vadym.kochan@plvision.eu> > --- > v4: > Fix commit subject to be aligned with previous patch in series > > v2: > 1) fix W1 warnings which caused by unused leftover code > > 2) fix type in "requieres" word in the description > > drivers/pci/controller/dwc/pcie-armada8k.c | 22 +++++++++++++++++++++- > 1 file changed, 21 insertions(+), 1 deletion(-) > > diff --git a/drivers/pci/controller/dwc/pcie-armada8k.c b/drivers/pci/controller/dwc/pcie-armada8k.c > index b9fb1375dc58..02481ecadd25 100644 > --- a/drivers/pci/controller/dwc/pcie-armada8k.c > +++ b/drivers/pci/controller/dwc/pcie-armada8k.c > @@ -50,6 +50,7 @@ struct armada8k_pcie_of_data { > > #define PCIE_GLOBAL_CONTROL_REG (PCIE_VENDOR_REGS_OFFSET + 0x0) > #define PCIE_APP_LTSSM_EN BIT(2) > +#define PCIE_APP_LTSSM_EN_AC5 BIT(24) > #define PCIE_DEVICE_TYPE_SHIFT 4 > #define PCIE_DEVICE_TYPE_MASK 0xF > #define PCIE_DEVICE_TYPE_RC 0x4 /* Root complex */ > @@ -69,6 +70,7 @@ struct armada8k_pcie_of_data { > #define PCIE_INT_B_ASSERT_MASK_AC5 BIT(13) > #define PCIE_INT_C_ASSERT_MASK_AC5 BIT(14) > #define PCIE_INT_D_ASSERT_MASK_AC5 BIT(15) > +#define PCIE_MSI_MASK_AC5 BIT(11) > > #define PCIE_ATU_ACCESS_MASK_AC5 GENMASK(21, 20) > > @@ -184,6 +186,16 @@ static int armada8k_pcie_start_link(struct dw_pcie *pci) > return 0; > } > > +static void ac5_pcie_msi_init(struct dw_pcie *pci) > +{ > + u32 val; > + > + /* Set MSI bit in interrupt mask */ > + val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG); > + val |= PCIE_MSI_MASK_AC5; > + dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, val); > +} > + > static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) > { > u32 reg; > @@ -193,7 +205,10 @@ static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) > if (!dw_pcie_link_up(pci)) { > /* Disable LTSSM state machine to enable configuration */ > reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG); > - reg &= ~(PCIE_APP_LTSSM_EN); > + if (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5) > + reg &= ~(PCIE_APP_LTSSM_EN_AC5); > + else > + reg &= ~(PCIE_APP_LTSSM_EN); This has nothing to do with MSIs. -Serge(y) > dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); > } > > @@ -233,6 +248,9 @@ static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) > dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg); > } > > + if (IS_ENABLED(CONFIG_PCI_MSI) && (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5)) > + ac5_pcie_msi_init(pci); > + > return 0; > } > > @@ -249,6 +267,8 @@ static irqreturn_t armada8k_pcie_irq_handler(int irq, void *arg) > */ > val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG); > dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val); > + if ((PCIE_MSI_MASK_AC5 & val) && (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5)) > + dw_handle_msi_irq(&pci->pp); > > return IRQ_HANDLED; > } > -- > 2.17.1 > >
diff --git a/drivers/pci/controller/dwc/pcie-armada8k.c b/drivers/pci/controller/dwc/pcie-armada8k.c index b9fb1375dc58..02481ecadd25 100644 --- a/drivers/pci/controller/dwc/pcie-armada8k.c +++ b/drivers/pci/controller/dwc/pcie-armada8k.c @@ -50,6 +50,7 @@ struct armada8k_pcie_of_data { #define PCIE_GLOBAL_CONTROL_REG (PCIE_VENDOR_REGS_OFFSET + 0x0) #define PCIE_APP_LTSSM_EN BIT(2) +#define PCIE_APP_LTSSM_EN_AC5 BIT(24) #define PCIE_DEVICE_TYPE_SHIFT 4 #define PCIE_DEVICE_TYPE_MASK 0xF #define PCIE_DEVICE_TYPE_RC 0x4 /* Root complex */ @@ -69,6 +70,7 @@ struct armada8k_pcie_of_data { #define PCIE_INT_B_ASSERT_MASK_AC5 BIT(13) #define PCIE_INT_C_ASSERT_MASK_AC5 BIT(14) #define PCIE_INT_D_ASSERT_MASK_AC5 BIT(15) +#define PCIE_MSI_MASK_AC5 BIT(11) #define PCIE_ATU_ACCESS_MASK_AC5 GENMASK(21, 20) @@ -184,6 +186,16 @@ static int armada8k_pcie_start_link(struct dw_pcie *pci) return 0; } +static void ac5_pcie_msi_init(struct dw_pcie *pci) +{ + u32 val; + + /* Set MSI bit in interrupt mask */ + val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG); + val |= PCIE_MSI_MASK_AC5; + dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, val); +} + static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) { u32 reg; @@ -193,7 +205,10 @@ static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) if (!dw_pcie_link_up(pci)) { /* Disable LTSSM state machine to enable configuration */ reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG); - reg &= ~(PCIE_APP_LTSSM_EN); + if (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5) + reg &= ~(PCIE_APP_LTSSM_EN_AC5); + else + reg &= ~(PCIE_APP_LTSSM_EN); dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); } @@ -233,6 +248,9 @@ static int armada8k_pcie_host_init(struct dw_pcie_rp *pp) dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg); } + if (IS_ENABLED(CONFIG_PCI_MSI) && (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5)) + ac5_pcie_msi_init(pci); + return 0; } @@ -249,6 +267,8 @@ static irqreturn_t armada8k_pcie_irq_handler(int irq, void *arg) */ val = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG); dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val); + if ((PCIE_MSI_MASK_AC5 & val) && (pcie->pcie_type == ARMADA8K_PCIE_TYPE_AC5)) + dw_handle_msi_irq(&pci->pp); return IRQ_HANDLED; }